南科大陈鹏团队 P 型二维晶体管成果登上 Nature Communications弱无序工程让空穴迁移率提升近 30 倍

我会先联网核实这项成果的发表期刊、器件指标和电路演示结果。

这项成果解决的是二维芯片里长期存在的关键短板：P 型器件的性能一直不如 N 型。南方科技大学深港微电子学院陈鹏课题组在《Nature Communications》发表论文《High-performance p-type two-dimensional transistors enabled by weak disorder engineering》，提出一套叫 “弱无序工程” 的掺杂策略，用两步温和退火工艺在二维半导体里造出浅受主、同时不破坏晶格。效果数据很明确：P 型 MoS₂ 晶体管的平均场效应迁移率从约 4.1 cm² V⁻¹ s⁻¹ 提升到约 118.8 cm² V⁻¹ s⁻¹，涨了近 29 倍，最高做到 212，开关比 1.1×10⁸；P 型 WS₂ 的平均迁移率达到约 186.3，最高 294，开关比 1.3×10⁹；沟道缩到 200 纳米和 150 纳米时，在 V_DS=1 V 下电流密度分别达到 106.4 和 276 μA/μm。团队还用改性后的 P 型 WS₂ 配上 N 型 WS₂，做出了同质 CMOS 反相器，验证了这条路在低功耗互补逻辑上的可行性。

一、先说清楚问题到底卡在哪

低功耗芯片的基础是 CMOS，也就是在同一个基底上同时做 N 型和 P 型晶体管，两者配对才能实现 “该开就开、该关就关” 的互补逻辑，静态功耗才压得下去。二维半导体因为原子级厚度、天然抗短沟道效应，被认为是亚纳米节点继续往下走的候选方案之一。

问题在于这条路线目前只有一条腿：

类型	现状	后果
N 型 MoS₂ / WS₂	性能已接近硅基器件，符合 IRDS 路线图预期	单条腿能跑，但做不了 CMOS
P 型 MoS₂ / WS₂	关键指标长期落后 N 型一大截	二维低功耗芯片的瓶颈
P 型 WSe₂	性能好，被视为最优候选	但 N 型输运差，与 N 型 MS₂ 异质集成工艺复杂

所以能不能把 P 型 MS₂（MoS₂ 和 WS₂ 的统称）做起来，直接决定二维 CMOS 能不能成立。

二、为什么传统 P 型掺杂总是 “顾此失彼”

高性能晶体管要同时满足两件事：足够的载流子掺杂，和足够好的载流子输运。P 型二维半导体难就难在这两件事互相拆台。

电荷转移掺杂：靠高功函数氧化物（MoO₃、WO₃）、有机分子或范德华绝缘体（如 CrOCl）把空穴 “送” 进去。问题是这些覆盖层会劣化界面质量，物理吸附的分子还带来稳定性隐患，而且 CrOCl 方案基本只适用于多层 MoS₂。
替位杂质掺杂：学硅那套，往晶格里塞异价原子（硅掺硼）。但二维材料有强量子限域，异价原子进去容易形成深能级受主态，把迁移率拖死；离子注入这类工艺还会直接打坏晶格。
靠制造 “无序” 来掺杂：离子辐照、1000℃ 高温退火都能造出硫空位、产生浅受主，确实能掺进去空穴。但载流子被强限制在二维平面内，会被这些无序严重散射，迁移率同样上不去。

一句话概括：过去的办法要么掺得进去但输运烂，要么输运保住了但掺不进去。

三、弱无序工程：两步温和工艺，把 “无序” 控制在 “弱” 的程度

团队的做法不是消除无序，而是把无序的量控制在刚好够用、又不至于破坏输运的区间。具体是两步：

第一步，把原始二维 MS₂ 放在惰性气氛里做约 320℃ 的热退火，制造硫空位（V_S）。
第二步，把样品转到约 160℃ 的氧气环境退火，用同价的氧原子去钝化这些硫空位。

为什么这两步合起来能成，论文给了四层解释：

机制	作用
氧钝化硫空位	抑制深能级陷阱态，避免迁移率被拖垮
保留近价带占据态（NVOS）	形成浅受主，提供有效空穴掺杂
费米能级向价带移动约 240 meV	光电子能谱实测，掺杂效果的直接证据
晶格完整 + 引入压缩应变	结构表征确认晶格未被破坏，应变进一步利于空穴输运

和 “离子辐照造无序” 那条路的关键区别就在这里：那些研究里的无序是 “强无序”，散射严重；这套工艺造出来的是 “弱无序”，浅受主够用、深能级被压掉、晶格基本完好，还顺带引入了有益的压缩应变。第一步 320℃、第二步 160℃，全程都属于温和温区，这也是它能保住晶格的前提。

四、器件数据：MoS₂ 和 WS₂ 两条线都起来了

指标	P 型 WD-MoS₂	P 型 WD-WS₂
平均场效应空穴迁移率	约 118.8 cm² V⁻¹ s⁻¹（改性前约 4.1）	约 186.3 cm² V⁻¹ s⁻¹
最高场效应空穴迁移率	212 cm² V⁻¹ s⁻¹	294 cm² V⁻¹ s⁻¹
开关比	1.1×10⁸	1.3×10⁹
接触电阻	约 2.5 kΩ・μm	约 0.78 kΩ・μm
短沟道电流密度（V_DS=1 V）	106.4 μA/μm（沟道 200 nm）	276 μA/μm（沟道 150 nm）
亚阈值摆幅	—	接近玻尔兹曼极限

几个值得单独拎出来的细节：

这是统计口径，不是单个器件的偶然值。MoS₂ 一侧对 50 个器件做了迁移率与阈值电压的分布统计，才有 “平均” 和 “最高” 两组数。
衬底很关键。在 CrOCl 衬底上，WD-MoS₂ 的空穴电流与电子电流之比落在 1.4×10³ 到 2.4×10⁶ 之间，100% 的器件呈 P 型主导；换成 h-BN 衬底，只有 50% 呈 P 型主导。这说明这套掺杂要和合适的衬底与接触金属（论文用的是高功函数 Pt）配合，才能稳定拿到单极性 P 型行为。
迁移率的两组数差异：团队新闻稿给出的是 “约 4.1 → 约 118.8”，论文正文统计里另有一组 “约 3.2 → 约 120.5”，对应的是不同批次与统计集合，趋势一致，别把这两组数混着引用。

五、“同质” 两个字，比分数更重要

很多二维 CMOS 演示走的是异质路线：P 型用 WSe₂，N 型用 MoS₂，两种材料拼在一起。性能可以，但界面、工艺、集成复杂度全上来了，而且 WSe₂ 本身的 N 型输运就弱。

这次团队做的是同质路线：用弱无序工程把 WS₂ 的一半做成 P 型，另一半保持 N 型，同一种材料、同一套工艺，直接构成 CMOS 反相器。论文给出的评价是 “高电压增益、低功耗”。这一步的意义在于，它把 “P 型拖后腿” 从材料问题变成了工艺参数问题 —— 同一块薄膜上，通过退火条件就能定义极性。

团队还验证了两件事：一是这套策略对 WSe₂ 体系同样可迁移，不是只对 MS₂ 有效；二是改性后的 P 型器件展现出良好的稳定性。

六、离量产还有多远，三个必须跨过去的坎

论文自己也把边界划得很清楚，别把实验室器件直接当成产线方案：

大面积薄膜的工艺均匀性。目前是 5 层厚度的器件级验证，要做到晶圆级一致，掺杂均匀性和退火均匀性都是硬骨头。
接触工程与栅介质工程。接触电阻已经降到 2.5 和 0.78 kΩ・μm，但要追上硅基水平、并配上可规模化的高 k 栅介质，还需要系统性优化。
器件架构与可靠性。这次用的是背栅结构、CrOCl/SiO₂ 衬底，离真正可集成的顶栅、自对准架构还有距离；长期可靠性、温度稳定性、批次良率也都需要时间验证。

换句话说，这是一项 “机理清楚、数据成体系” 的突破，但产业化路径还在早期。

七、这项工作的分量在哪

把这件事放到二维半导体的整体进程里看，它补的是最不对称的那一块。N 型器件这几年一直在追硅基，P 型却始终差一大截，导致二维 CMOS 长期停留在 “能做反相器、做不了系统” 的阶段。这次的价值有三点：

机理上讲通了：弱无序不是妥协，而是一种可控的设计自由度 —— 用浅受主换掺杂，用氧钝化换输运，用压缩变换额外增益。
数据上成体系了：MoS₂ 和 WS₂ 两条材料线、迁移率 / 开关比 / 电流密度 / 接触电阻 / 亚阈值摆幅五组指标同时到位，不是挑一个好看的数字。
工艺上可延伸了：同质 CMOS 反相器做出来了，WSe₂ 体系也验证了可迁移性，说明这不是一次性的材料巧合。

结论

这项成果的实质，是把 P 型二维晶体管从 “性能短板” 推到 “可与 N 型配对” 的位置：平均空穴迁移率提升近 30 倍、最高 212 与 294、开关比 10⁸ 到 10⁹、短沟道电流密度过百 μA/μm，再叠加一个同质 WS₂ CMOS 反相器，二维低功耗逻辑缺的那条腿算是接上了。但要清醒的是，它解决的是 “能不能做” 的问题，还没解决 “能不能造” 的问题 —— 大面积均匀性、接触与栅介质工程、器件架构与可靠性，这三关过不了，二维 CMOS 就仍然停在论文里。

【相关 FAQ】

问题 1：南科大陈鹏团队的 P 型二维晶体管突破，核心创新点到底是什么？

回答 1：核心是 “弱无序工程” 这套掺杂策略。传统 P 型二维半导体要么掺得进去但迁移率被深能级缺陷拖死，要么保住输运但掺不进去；陈鹏团队用 320℃ 氩气退火造硫空位、再用 160℃ 氧气做同价钝化，既引入浅受主实现有效空穴掺杂，又保住晶格完整并引入压缩应变，让 P 型二维晶体管同时拿到高掺杂和高迁移率。

问题 2：弱无序工程让 P 型二维晶体管的迁移率提升了多少？

回答 2：按团队公布口径，P 型 MoS₂ 的平均场效应空穴迁移率从约 4.1 cm² V⁻¹ s⁻¹ 提升到约 118.8 cm² V⁻¹ s⁻¹，接近 29 倍，最高可达 212；P 型 WS₂ 平均约 186.3，最高 294。同时开关比做到 1.1×10⁸ 和 1.3×10⁹，150 到 200 纳米短沟道下电流密度达到 106.4 和 276 μA/μm。

问题 3：这项 P 型二维晶体管成果，对低功耗二维 CMOS 电路意味着什么？

回答 3：意味着二维 CMOS 补上了缺失的 P 型一侧。此前 N 型 MoS₂/WS₂ 已接近硅基水平，P 型长期落后，导致二维低功耗逻辑只能做单器件演示；这次不仅 P 型指标成体系追上，还用改性 P 型 WS₂ 与 N 型 WS₂ 做出同质 CMOS 反相器，实现高增益、低功耗，为二维互补逻辑电路提供了可延续的工艺路径。

问题 4：P 型二维晶体管离真正量产还有多远？

回答 4：还处在器件级验证阶段。陈鹏团队的成果解决了机理和性能问题，但大面积薄膜的掺杂与退火均匀性、接触工程与高 k 栅介质集成、顶栅自对准架构以及长期可靠性，都还没有跨过去。论文也明确把这三项列为后续方向，所以短期内它是技术路线验证，不是可量产方案。

【参考资料】

[2026-11-11]（面向低功耗二维 CMOS 电路：南科大深港微电子学院陈鹏团队在 P 型二维晶体管领域取得重要进展）集微网

[2026-10-14]（恭喜魏英豪、张禹尘同学关于二维半导体晶体管 P 型掺杂的论文被 Nature Communications 接收）南方科技大学陈鹏课题组主页

[2026-07-08]（陈鹏副教授师资概况与研究经历）南方科技大学

[2026-05-22]（High-performance p-type two-dimensional transistors enabled by weak disorder engineering，预印本）Research Square

免责声明

本文依据南方科技大学深港微电子学院发布信息、课题组主页及论文公开摘要整理，器件数据均来自团队公布口径，不同批次、不同统计集合下的均值可能存在差异（论文正文另有约 3.2 → 约 120.5 cm² V⁻¹ s⁻¹ 的一组统计）。文中所述性能为实验室器件级结果，不代表量产能力，也不构成任何技术采购或投资建议。论文完整数据与测试条件请以《Nature Communications》正式发表版本（DOI: 10.1038/s41467-026-78628-0）为准。

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